Heracles是第一款用于高速设计的SI验收工具，它集成了一种全新的混合全波电磁场求解器，其精度与传统的3D求解器相同，但速度提高了一个数量级。
混合求解器利用PCB的层叠结构特性，采用逐层分解的思想来降低问题的复杂性，实现整板串扰分析速度的提升。串扰扫描首先从用户配置的信号网络扫描开始。
工具会自动抽取VIA、BGA或Connector下方的扇出区域。这些区域的高速信号相互之间以及与低速信号电源地孔之间的布线很容易造成大的串扰。
仿真的频段可根据用户选择的net信号速率自动确定，之后软件将合理切割出来的区域用混合求解器进行全波求解。衡量串扰大小的方法有对比ICN(串扰噪声的积分)和时域的TDT，只需将从S参数计算得到的值与pass /warning /failure门限作对比就可知串扰情况。
串扰结果通过图表形式来展现，工具也将结果和实际的layout之间做了链接交互，用不同颜色来高亮对应的问题 。对于其余的高速网络，该流程自动重复就可实现全板串扰扫描。通过使用该工具自动SI验收流程，用户能够在几小时内实现整板串扰扫描，显著缩短布局后的检查时间，将时间留给布局优化并确保全板覆盖。
信号完整性签核对高速PCB设计至关重要。传统的3D电磁算法运算代价太高，尤其是为了达到签核的目的，需要扫描整个板子找出违规项。
Heracles工具可以满足信号完整性工程师扫描连接器及BGA封装下针脚及扇出区域的过孔阻抗及串扰违反情况，其全新的全波算法可达到跟传统3D算法一致的精度，但运算速度却提高了一个级别。
通过S参数转换来评估串指标，比如频域的积分串扰噪声（ICN）或时域波形TDT。
Heracles工具内嵌的阻抗扫描流程可以快速地检查几何模型及电气设计的规范是否合规，极大地提高了工作效率。
串扰扫描
可自动化切割高速接口网络中连接器和BGA封装下扇出区域，分析器件管脚，过孔等模型并提取其S参数。
快速定位问题
通过比较串扰指标ICN/TDT，可快速评估出串扰情况；
可反标到Cadence Layout，并可通过颜色高亮，快速定位问题所在及相应的模型。
电磁算法与串扰指标
串扰扫描流程支持3种类型的仿真器：FEM3D算法、Hybrid算法与Pure via算法。为了达到精度与速度的折中，建议在串扰评估流程使用Pure via算法；在阻抗扫描流程中使用Hybrid算法；
频域积分串扰噪声（ICN）和时域波形TDT用来评估串扰，包括远端串扰与近端串扰。
串扰扫描流程
通过高速接口的定义情况来启动信号线的扫描；
所选网络中连接器或BGA封装下的针脚与扇出区域下的过孔由软件自动切割提取，无需用户干预；
所选网络的串扰结果最后会以表格或图表的形式呈现。
阻抗扫描流程
阻抗扫描流程可以快速检查几何与电气设计规范是否合规，如果有违反，可快速找出问题点；
支持返回到Cadence Layout与Xpeedic 3D 模型（ViaExpert）来快速定位位置及问题点。
DRC+
基于Cadence Allegro扩展更多的版图检查项；
可快速完成标准焊盘库、背钻、参考地、变细线宽、最近参考地、电源地及自定义网络规则的检查；
支持在Cadence Allegro中定位出违规点并生成报告。
