随着电子技术和集成电路技术的不断进步，半导体工艺的迅猛发展以及人们对信息高速化、宽带化的需求，高速通信链路设计已经成为电子产品研制的一个必不可少的环节。

      不论你是PCB工程师、系统工程师，还是芯片设计工程师，都已经面临着信号完整性——当今高速通信链路设计的一大挑战。如何处理由高速信号互连线引起的反射、串扰、开关噪声等信号完整性问题，确保信号传输的质量，是一个设计能否成功的关键。传统的设计方法无法实现较高的一次设计成功率，急需基于EDA软件进行SI仿真辅助设计的方法解决此问题。

      我们特邀了芯和半导体科技（上海）有限公司创始人及技术副总裁代文亮先生（上海交通大学工学博士、工信部集成电路设计工程培训专家、中国电子科技集团公司微系统SiP客座首席专家、前Cadence上海全球研发中心高级技术顾问）和他的团队带来这期《四步解决高速设计中的信号完整性》的高级课程，带领大家更好的理解目前面临的各种SI挑战，分析国内外主要的解决方案。

      机会难得，欢迎大家报名和专家面对面交流！

时间：

2016年8月5日，周五 10:00-16:00

地点：

上海集成电路产业促进中心 一楼多功能厅

地址：

上海市浦东新区张东路1388号21栋

课程安排：

• 信号完整性问题简介及市场需求

• 四步信号完整性分析解决方案，包括高速信号完整性分析中的S参数、Via通孔建模和优化方案、表面安装焊盘引起的阻抗不连续性及高速链路建模及优化方案

• Cadence Allegro Layout攻略

• 信号完整性分析的实战分享

主办单位

• 上海集成电路技术与促进中心    

• 芯和半导体科技（上海）有限公司

课程注册费用

1000元/人（含授课费、场地租赁费、资料费、课程期间午餐），学员交通、食宿等费用自理；优惠折扣：前二十名报名的学员，可享课程注册费全额减免，请在注册时确认