时间：2023年12月19日

地点：上海博雅酒店

12月19日，“2023集成电路产业EDA/IP交流会”在上海张江盛大召开。本次会议为推进集成电路EDA/IP产业创新融合发展，由上海市集成电路行业协会和上海张江高科技园区开发股份有限公司联合主办，进一步推动集成电路龙头企业发展、厚植产业优势，促进产业链上下游合作交流，提升产业核心竞争力，强化创新、聚焦重点。

在这一高端交流会上，全球首家推出3DIC Chiplet EDA全流程的国内EDA企业芯和半导体的联合创始人，代文亮博士受邀出席并发表题为《EDA使能3DIC Chiplet先进封装设计》的重磅演讲，从Chiplet的发展和现状、挑战和机遇等方面做了深入浅出的分析，并分享了芯和Chiplet EDA平台及众多案例。

大 算 力 需 求 持 续 驱 动 Chiplet 发 展

在这个万物互联的时代，每天都在产生巨量的数据，据IDC预测，2025年全球新增数据量可达175ZB，未来3年全球新增的数据量将超过过去30年的总和。如此多数据的收集、传输、计算和存储驱动了半导体芯片产业的发展。同时随着AIGC的兴起，海量数据打造出的AI大模型对算力提出了史无前例的要求，基于transformer的模型算力每两年将增长750倍。过去20年，算力已提升了6万倍，然而，存储和互连发展滞后却相对落后，仅分别提升100倍和30倍。

传统算力架构存在“存储墙”，数据读写导致额外功耗，需探索新型架构，存内计算及近存计算架构是当前考虑提升能效比的最有效途径，而3DIC Chiplet 、HBM与异构集成等多领域技术融合，能有效缓解“存储墙” ，协同提升高能效算力。Chiplet相比传统SoC优势明显：

• Chiplet具有更小的芯粒尺寸，带来更高的良率，并突破光罩尺寸的限制，降低制造成本

• Chiplet具有更多的工艺节点选择，可以将最佳节点实现的芯粒进行混合集成

• Chiplet可以实现硅IP复用，提高研发效率，摊薄NRE成本，缩短上市周期

这些核心优势导致Chiplet已成功落地于高性能计算应用，从桌面CPU、AI加速数据中心GPU、FPGA、游戏GPU，到Arm和RISC-V，甚至Switch和CPO都已经有了众多成功案例。

Chiplet 实 现 面 临 的 挑 战

从单芯片SoC跨越到Multi-die系统，首先会面临的是系统集成的挑战。异构系统集成、系统设计规划、Die-to-die连接、软件开发和建模、功耗和热管理、系统验证能力/性能、系统签核分析、分层测试和修复、可靠性和安全、系统良率、内存利用率和一致性，这些都是需要被重点考量的因素。面对传统的工具和设计流程，Chiplet需要一个新的集成流程和EDA平台，满足在架构、物理实现、分析到验证层面的各项新进需求。

芯 和 Chiplet EDA 多 物 理 场 仿 真 平 台

芯和半导体历经13年发展，长期聚焦芯片-封装-板级系统设计仿真工具的打造，厚积薄发，提前布局，通过自主知识产权构建了强大的3DIC Chiplet 多物理场仿真分析平台。

该平台拥有跨尺度多物理仿真引擎、AI驱动的网格剖分技术和云计算加载的分布式并行计算能力。其大容量电磁仿真求解器能支持Chiplet、中阶层和封装的联合仿真，仿真速度十倍领先于同类工具，且内存损耗仅为同类的二十分之一，内置HBM与Chiplet UCIe互联协议标准，为解决Chiplet设计的信号完整性、电源完整性、电磁干扰、热和应力可靠性等一系列问题提供了极高的分析效率，已获得多家国际算力芯片头部企业认可选用，也为国内Chiplet产业发展提供了基础。

代文亮博士表示，芯和半导体的Chiplet EDA设计平台，在过去几年已被多家全球领先的芯片设计公司采用来设计他们下一代面向数据中心、汽车和AR/VR市场的高性能计算芯片。我们期待与产业链上下游及合作伙伴紧密合作，解决Chiplet和高速高频系统带来的挑战，携手建设Chiplet生态，共同推动国内的Chiplet产业做强做大。